Obliczenia rekonfigurowalne
Obliczenia rekonfigurowalne – architektura komputera łącząca elastyczność procesorów ogólnego przeznaczenia z wysoką wydajnością specjalizowanych układów scalonych. Jest to możliwe dzięki zastosowaniu szybkich bezpośrednio programowalnych macierzy bramek logicznych (ang. field-programmable gate array – FPGA).
Uniwersalny procesory mając do dyspozycji ograniczoną liczbę interpretowanych rozkazów jest w stanie wykonać skomplikowane zadania obliczeniowe. Czas potrzebny na obliczenia zależy od liczby wymaganych kroków, która wynika z poziomu komplikacji zadania. Lepszą wydajnością charakteryzują się specjalizowane układy scalone (ang. application-specific integrated circuit – ASIC), przeznaczone do realizacji z góry określonego zadania. Ich wadą jest brak cechy uniwersalności.
Koncepcja komputerów z możliwością rekonfiguracji istnieje od lat 60. XX wieku, kiedy to Gerald Estrin zaproponował realizację komputera składającego się ze standardowego procesora i tablicy „rekonfigurowalnego” sprzętu. Procesor kontrolowałby zachowanie konfigurowalnego sprzętu, który byłby dostosowywany do najbardziej wydajnego wykonywania określonego zadania, takiego jak na przykład przetwarzanie obrazu lub dopasowywanie wzorców. Po zakończeniu zadania sprzęt mógłby podlegać ponownej rekonfiguracji w celu dostosowania do innej aplikacji. Stosowanie takiej hybrydowej architektury komputera pozwoliłoby osiągnąć wydajność dedykowanego urządzenia jednocześnie zachowując elastyczność procesora ogólnego przeznaczenia[1][2].
Obecnie obliczenia rekonfigurowalne są realizowane poprzez scalenie uniwersalnego procesora z układem FPGA. Pierwszy pełni rolę kontrolera konfiguracji, a wewnątrz drugiego implementowany jest specjalizowany obwód. Rekonfigurację przeprowadza się „ładując” nowy obwód na programowalną macierz bramek[3].
Częściowa rekonfiguracja
[edytuj | edytuj kod]
Częściowa rekonfiguracja (ang. partial reconfiguration – PR) polega na zmianie wydzielonej części macierzy FPGA, podczas gdy reszta układu zachowuje swoją poprzednią strukturę. Wymaga modułowego projektowania układu. Część macierzy rezerwuje się jako moduł rekonfigurowalny, a reszta układu pozostaje statyczna bez możliwość późniejszego zmieniania połączeń. Można wyróżnić dwa typy częściowej rekonfiguracji[4]:
- statyczna częściowa rekonfiguracja – urządzenie nie jest aktywne podczas procesu rekonfiguracji. Wymagane jest zresetowanie układu FPGA, po tym jak zewnętrzny kontroler załaduje do niego nowy projekt[5].
- dynamiczna częściowa rekonfiguracja – pozwala na zmianę części projektu bez zatrzymywania działania reszty układu FPGA. Statyczna część projektu kontynuuje pracę, podczas gdy wewnętrzny kontroler ładuje do części rekonfigurowalnej nowy układ połączeń[6]. Typowym przykładem przydatności dynamicznej częściowej rekonfiguracji są urządzenia komunikacyjnego. Jeśli urządzenie steruje wieloma połączeniami, z których niektóre wymagają szyfrowania, przydatna jest możliwość zmiana poszczególnych rdzeni szyfrowania bez zatrzymywania pracy całego układu[7].
Zobacz też
[edytuj | edytuj kod]Przypisy
[edytuj | edytuj kod]- ↑ G. Estrin, Reconfigurable computer origins: the UCLA fixed-plus-variable (F+V) structure computer, „IEEE Ann. Hist. Comput.”, 24 (4), 2002, s. 3–9, DOI: 10.1109/MAHC.2002.1114865 (ang.).
- ↑ G. Estrin, Organization of Computer Systems–The Fixed Plus Variable Structure Computer, „Proc. Western Joint Computer Conf.”, New York 1960, s. 33–40, DOI: 10.1145/1460361.1460365 (ang.).
- ↑ C. Bobda, Introduction to Reconfigurable Computing: Architectures, algorithms and applications, Springer, 2007, DOI: 10.1007/978-1-4020-6100-4 (ang.).
- ↑ R. Wiśniewski, Synthesis of compositional microprogram control units for programmable devices, University of Zielona Góra, 2009, s. 153, ISBN 978-83-7481-293-1 (ang.).
- ↑ K. Compton, S. Hauck, Reconfigurable computing: a survey of systems and software, „ACM Computing Surveys”, 34 (2), 2002, s. 171–210, DOI: 10.1145/508352.508353 (ang.).
- ↑ D. Wanta i inni, A Run-Time Reconfiguration Method for an FPGA-Based Electrical Capacitance Tomography System, „Electronics”, 11 (4), MDPI, 2022, DOI: 10.3390/electronics11040545 (ang.).
- ↑ A. Sadek i inni, Towards the implementat ion of mult i-band mult i-standard software-defined radio using dynamic part ial reconfigurat ion, „International Journal of Communication Systems”, 30 (17), 2017, DOI: 10.1002/dac.3342 (ang.).